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面向尖端半导体开发电路线宽10nm的纳米压印模板

支持相当于1.4nm工艺的半导体满足电路线宽微细化和制造成本削减的需求

2025年12月9日

大日本印刷株式会社 (总公司:东京代表取缔役社长:北岛义齐以下简称:DNP) 面向用于形成半导体电路图案的纳米压印光刻 (Nano-ImprintLithography:NIL) *1,开发出了线路宽度为10nm的模板 (型)，可支持相当于1.4 nm (1nm=10亿分之1米) 工艺的逻辑半导体。除了NAND型闪存之外，这次开发的线宽为10nm的NIL模板还满足了智能手机和数据中心中使用的最先进逻辑半导体的小型化需求。

NIL模板开发的目标和背景

近年来，随着各种设备的高性能，对尖端半导体的进一步微细化提出了要求，并且正在进行基于EUV (ExtremeUltra-Violet:极紫外线) 光刻的生产。同时，由于生产线的建设和曝光过程需要相对较高的成本和电力，因此迫切需要降低制造成本并减少对环境的影响。自2003年以来，DNP通过开发NIL模板积累了自己的专有技术，该模板可以通过将刻有电路图案的模板直接压印到电路板上来抑制曝光过程的功耗。

这次我们开发了线路宽度为10nm的NIL模板，可以制造尖端区域逻辑半导体，以满足没有EUV光刻生产工艺的EUV光刻替代部分步骤或客户的需求。通过提供此模板，DNP将扩大客户半导体制造工艺的选择范围，从而降低制造成本并减少对环境的影响。

新开发的线路宽度为10nm的NIL模板的特点

○利用双图案 (Self-AlignedDouble Patterning:SADP) 技术实现NIL模板的微细化，该技术通过对由绘图装置形成的图案进行成膜和蚀刻，将图案密度提高一倍。

○除了DNP培养的光掩膜制造技术和专业知识外，我们还应用晶圆制造工艺技术开发了线路宽度为10nm的NIL模板。

在纳米压印光掩模上，线宽为10纳米的线-空图案图像

○可满足今后有望进一步扩大的尖端逻辑半导体电路线宽的微细化需求。

○降低尖端半导体制造曝光工序的耗电量。通过“基于NIL的超细半导体节能加工技术”，与传统的ArF (氟化氩) 浸渍和EUV等曝光工艺相比，功耗可降低至约1/10。※2

未来发展

DNP加深了与半导体制造商等客户的对话，预测了半导体小型化的需求，开始了NIL模板的评估工作，并计划在2027年开始批量生产。我们将继续进一步开发NIL模板并加强生产系统，以满足需求的扩大，进一步提高半导体的小型化和降低成本，我们的目标是在2030财年将NIL的销售额增加40亿日元。

该产品将于2025年12月17日至19日在东京国际展览中心 (国际展览中心) 举行的“SEMICON Japan 2025”的DNP展位 (东6厅，展位编号:E5936) 展出。

  • 1 纳米压印光刻：一种微加工技术，它将模具模板压到树脂等基材上，以稳定且廉价地转移线宽在纳米（10⁻⁹ 米）到微米（10⁻⁶ 米）微细加工技术电路图案。
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